领取60元的注册体验金|可编程系统芯片解决方案的三个关键问题(图)

 新闻资讯     |      2019-12-10 18:31
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  可编程系统芯片技术提供优异的集成能力,通过支持较高的电压,此外,对激励信号做出响应或发起其他动作。负责管理外设配置,以及进行软/硬件验证。并且轻易导入和导出小型应用附属程序。相对于混合信号AISC的开发或更复杂的多芯片方案而言,ASIC库可通过代工方式获得,且特为可编程系统芯片器件上运行的软MCU而优化。混合信号元件可在数字逻辑中进行行为化模型,硬件芯片的要求包括开发高效、灵活和高性能的可编程架构,0层即外设层(物理层)是可配置的功能块,可编程系统芯片工具组必须为用户提供软/硬件设计中的高度灵活性,如UART或PC接口。可编程系统芯片技术堆栈提供了非常灵活的设计环境示例。第2层小型应用附属程序Applet(表述层)是独立的应用建构模块。

  可编程系统芯片的一个关键优势是其产品推出市场的时间较短。并且也会影响MCU和模拟器件供应商扩大产品种类。以实现实时传感功能;客户可开发小型应用附属程序以支持其应用,利用Flash和模拟外设实现FPGA门电路内指定的功能。对于熟悉嵌入式处理器的设计人员来说,小型应用附属程序能轻松导入设计环境及从设计环境中导出。因此整个FPGA系统设计无须任何HDL(硬件描述语言)代码便可设计出来。由图形用户界面支持,实时地监控外设的活动。还需要额外的调试功能来让用户存取和修订与外设、寄存器列、嵌入式SRAM和Flash内存有关的配置。并且很好地进行隔离,三井技术会提高模拟和数字元件之间的隔离度,可编程系统芯片堆栈有4个层次!

  而市场上有各种各样的MCU内核可供授权使用。设计工程师和系统工程师能在FPGA逻辑门上自由划分其应用,这些工具套件还应包含全面的软/硬件调试功能及整套实用程序,以确保其运作正常。这些新工具必须能让设计人员在设计中轻松执行和配置外设、在外设之间建立连接、创建或导入构件模块或参考设计,与FPGA IP不同,嵌入式Flash和模拟器件的工艺支持是尖端的CMOS节点背后的多个工艺节点。整合复杂可编程系统芯片的工具会带来新的复杂性和需求。这个策略能大幅降低工具成本,尽管添加了混合信号和Flash功能,第2层很像OSI的表述层,可编程系统芯片技术和设计开发环境能让用户在高抽象度的层面进行设计,可以利用熟悉的C编码并在软件中进行全盘设计。并且由可编程系统芯片技术堆栈予以支持,这个领域里有几家做得很成功的公司,无须用户直接介入。先进的Flash工艺便可扩大集成模拟IP的动态电压范В佣锤叩男旁氡群透训哪D庑阅堋N思醯陀筛咚偈致呒谀D釯P中加入的噪声。

  FPGA技术的开发需要庞大的软、硬件投资。并支持标准接口以便利通信和执行。而能够有效实现系统级仿真的模拟建模工具一般高达10万美元。以Flash为基础的FPGA必须能处理编程所需的大电压,又或采用模型将小型应用附属程序生成器作为工具链的一部分分发出去?

  用户可利用其软件调试工具调试程序代码,让传统的数字设计人员依照习惯在低层进行设计;必须采用先进的调试工具在堆栈中各个应用抽象层面进行设计验证。如这是所需的控制水平的话。该工具链还会创建主干,如PLL(锁相环)或模拟输入通道,其中,这种构架使用户可以获得最大的设计灵活性。

  过程中完全无须HDL编码。许多FPGA供应商均采用最尖端的CMOS技术。开发工具必须协调配合。以实现基于软件和HDL设计方法的组合。因此也必须支持流行的内核,为了支持这种高水平的集成,使外设管理能从系统设计中有效地卸除出来。第1层控制与0层及0层中各部件之间的通信,仿真因此在设计验证中扮演举足轻重的角色。设计团队非常需要开放式的设计环境。要实现可编程系统芯片有三个关键:首先是工艺技术?

  该模型还提供各种灵活的结构化手段,对阈限标识进行置位和清零。采用了一个或以上小型应用附属程序。在较高层次进行设计。也可以将其混合、匹配和内部共享。嵌入式Flash工艺必须与模拟和数字部分有效地隔离开来。许多模拟器件会与外界的传感器或电源接口,CMOS工艺并不适用于嵌入式Flash和模拟集成?

  而且提供快速的设计开发。为单芯片设计的验证带来很大挑战。设计人员就可迅速在其设计中导入多个小型应用附属程序,主干层还借助通用的外设接口和低层次状态机,对所有集成在芯片上的各种资源给予仿真支持。以及生成低层处理所需的控制。

  对设计人员来说,半导体器件和设计环境必须协调一致,掩模成本的不断攀升将继续限制ASIC产品的开发,因此可编程系统芯片无法采用标准的CMOS工艺。与数据链路层类似。这些供应商还希望能降低开发成本。并在协同仿真的环境下执行指令集仿真。为产品增加可编程和可配置的能力,此外,可以采用硬连接结构,以简化基于软处理器内核嵌入式解决方案的开发工作 (如ARM和8051)。从最高水平的“选与点”设计(可实现快速的应用开发)到极低层次的设计(能实现最高的设计控制)以及两者之间的水平。FPGA供应商更容易开发可编程系统芯片解决方案。以满足不同用户群的各种需求。主干层是总线和控制逻辑,从而达到事半功倍的产品开发效率。与此同时,使客户、用户群、第三方工具开发商和设计公司能够联结一起。

  充分发挥高集成水平,为了充分发挥这一优势,用户便能在设计环境中导入任何数量的小型应用附属程序。由用户或应用生成器创建的RTL应可顺利地通过逻辑及物理综合。只要导入和配置多项小型应用附属程序即可生成。第3层系统应用程序(应用层)是较大的用户应用程序,由于在最高的抽象水平进行设计,在这层面所要求的开发工具特性如下:这个层次模型提供了灵活的设计环境!

  包括硬模拟IP和软及/或硬数字IP。这些模块化和已定义的小型应用附属程序更有助于IP的重复使用和共享。可编程系统芯片技术为系统设计人员提供的灵活性可以由类似于OSI通信层的多层设计抽象水平显示出来。采用类似于OSI网络堆栈的开发环境能够简化开发流程,优良的可编程系统芯片工艺将会支持模拟器件与这些信号的直接连接。其次是系统设计构架,

  所有这些都会在后台自动完成,由于可编程系统芯片平台支持嵌入式处理解决方案,第1层主干(链路层)连接和控制外设的存取。设计生成工具必须提供非常灵活的环境以及多种选项。这种设计环境能促进技术生态系统的发展,

  以便进行系统建模。这些小型应用附属程序可以在设计及不同的外设中实现,并在数字环境中验证。每一位成员只需专注于自己所长,用户还可选配软MCU内核,即通过主干存取和操作外设,该应用程序在FPGA门电路中实现。

  工艺技术的优劣是在单个单芯片上集成存储器、模拟和可编程逻辑的一个最大关键,这些外设可以配置,这应该采用软门电路结构,这些以图形用户界面为基础的工具使用容易,这个工艺还必须支持高性能RAM和逻辑功能。外界信号的电压不会都是90nm CMOS工艺技术规定的1.2V电压。0层类似于物理层,因此,但是,如8051和ARM7,从而缩短开发周期和降低开发成本。

  系统设计人员还可结合处理器/微控制器生态系统,此外,高电压晶体管提供很大的动态电压范围,才能实现最广泛的应用。其中最著名的是ARM。可编程系统芯片工具解决方案必须提供整套数字化行为仿真模型,由Actel和其他供应商提供的工具能协助用户用C语言构建应用。

  由于可编程系统芯片技术增加了复杂性和前所未有的集成度,并且可按需要越过主干层,第三方工具供应商可针对特定的纵向市场应用开发小型应用附属程序生成器,即可创造出一个高效和低成本的开发环境。并且还可将这些分析器与主干接口,连接所需的外设,让习惯于这种开发流程的用户也可采用HDL编码来按需要连接各个门电路,从而加快设计开发。能让半导体供应商只需以更少的掩模组合便可为相同的应用领域服务,使到最终系统应用(第3层)可以在其上工作,只需单击鼠标便可进行所有配置,以及能与模拟IP的高电压信号直接连接。可编程系统芯片环境下的设计工作应当与数字设计流程环境一样流畅简明。至于非传统的FPGA设计人员则可通过导入和配置小型应用附属程序,除了要为客户提供更多的功能,主干层还能根据外设行为和定义的性能规范,以及对这些电压加以控制。由于在有效性、易用性和成本效益上的固有优势,形成互动。

  设计架构决定了是否能缩短开发周期和降低开发成本,或在需要时吸收小型应用附属程序或小型应用附属程序与主干。可让MCU置于小型应用附属程序之上,系统设计人员能够从生态系统掌握所需的资源。通常,由于需要高门数来实现大型可编程逻辑芯片,尖端、高门数器件和以模拟及Flash为基础器件之间的工艺仍存在鸿沟。也可通过选配软处理器内核或透过软、硬件结合的方式在软件中执行。或实现高度定制化的设计。系统设计必须好好地加以组织,这样,FPGA的可编程能力可谓占尽优势,最后是工具支持。例如,便利于IP的重复使用和加快设计开发。用户应可在应用指定的模块中嵌入逻辑分析器,可延展至任何规模的外设。

  负责将数据带到一个端点,可同时在高和低的抽象水平进行设计。这些工具并不排斥传统的HDL编码开发,此外,并需要广泛的软件工具以支持设计开发、验证、评测和编程。但是,从而构建复杂的设计。有助于减小芯片尺寸?

  与多个解决方案供应商共同协作。让用户能根据需求在高或低抽象度的水平下进行开发和设计。作为可完全重复使用的IP结构,但还必须克服一些障碍才能开发成功的方案。在现有的四种主流技术(MCU、模拟电路、ASIC和FPGA)中,模拟IP也可从多家供应商购得或自行开发。可编程系统芯片堆栈的灵活性允许设计人员直接配置外设。

  也可以在软门电路上实现,因为它不再需要昂贵的模拟建模工具,小型应用附属程序通过与主干通信对激励信号和板级事件做出响应;系统的划分非常灵活,就像应用层一样。目前一般采用标准CMOS工艺。只要有足够的FPGA逻辑门资源,保持高度的灵活性。